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基于低成本FPGA的CPRI IP核实现

出处:电子发烧友 发布于:2019-05-27 14:25:34 | 162 次阅读

  无线TEM(电信设备制造商)正受到布署基站架构的压力,这就是用更小体积、更低功耗、更低制造成本来建立,部署和运营。达到此目的的关键策略是从基站中分离出RF接收器和功率放大器,用它们来直接驱动各自的天线。这称为射频拉远技术(RRH)。通过基于SERDES的公共无线接口(CPRI)将基带数据传回到基站。本文主要阐述特定的低延迟变化的设计思想,在低成本FPGA上利用嵌入式SERDES收发器和CPRI IP(知识产权)核实现。
  RRH的部署
  从“Hotel”基站分离射率(RF)收发器和功率放大器的优点已经写得很多了,如图1所示。但最引人注目的是RRH在功耗、灵活部署、小的固定体积,以及整个低成本方面的优点。
 

 

 图1 射频拉远技术(RRH)方案
  随着RRH从基站里分散出来,运营商必须确保能够校准无线头和hotel BTS之间的系统延时,因为延时信息是用于系统校准的,必须使整个来回行程延时最短。随着级联的RRH,添加了每个RRH跳的变化,因此这个要求相应增加,针对单程和来回行程,CPRI规范处理这些链路时序的精确性。
  针对低延迟变化的FPGA实现


  图2展示了现有的在传统SERDES/PCS实现中的主要功能块,加亮的部分突出了引起延时变化的主要部分(如例子中展示的RX路径)
  基于低成本FPGA的CPRI IP核实现
  图2 传统的CPRI接收器实现方案
  延时变化来自几个单元,诸如模拟SERDES和数字PCS逻辑,以及实际的软IP本身。模拟SERDES有相对紧凑的时序;然而,字对齐和 桥接FIFO是两个主要的引起大的延时变化的原因。提出一个解决方案前,重要的是理解为什么字对齐和桥接FIFO有这么大的影响。如图3所示,字对齐功能会导致多达9位周期的延时变化,这取决于10位周期内字对齐指针的初始位置。如果10位采样窗很好地捕获了对齐字符,例如图3中的a)那就没有延时。然而如果采样窗没有与字符对齐,导致多达9位周期的延时,如图3中的b)所示。


  基于低成本FPGA的CPRI IP核实现
  图3 字对齐的延时变化


  第二,采用基于SERDES的FPGA混合结构,还需要桥接FIFO(图4)来支持时钟域的转换,从高速PCS时钟到FPGA时钟域,可以引进多达2个并行时钟周期的延时变化。2.488Gbps的速率,PCS时钟以十分之一的速率运行,这个速率产生4ns左右的时钟周期。因此,可以看到在FIFO (Tx Rx)的每个方向有+/-8ns变化的最坏情况,导致总的+/-16ns的变化。

   设计者没有看到到这些延时变化时,这个情况会更糟糕。因为它们需要在系统级进行补偿,以支持多种Tx和GPS服务。
  表1对CPRI规范(3.5节)做了延时变化的比较。可以很清楚地看到字对齐和桥接FIFO对大的延时变化起的主要作用,导致来回行程延时容差超过CPRI规范。
  

  基于低成本FPGA的CPRI IP核实现
  一旦确定了问题,就可以做一些较小的修改。某些实现中,通过访问寄存器的方式可以获得PCS中字对齐测量得到的延时信息,可以绕过时钟域FIFO,用FPGA逻辑来实现,在系统级可以针对延时变化进行补偿。图5说明了具有可补偿的关键延时变化的低延时设计。
  

  图5 低延迟时间实现
  现在做一个总结,当使用所推荐的实现方法时,引起大的延时变化的单元消失了,可以利用系统级补偿,以确保在传输期间预期的延时。当然模拟SERDES 和IP,或者客户设计仍然有延时,但是已经大大改进了整个精确性,现在可以在多跳应用中使用。表2说明了在这个配置中新的延时变化。现在时序满足了来回行程CPRI延时规范,对支持多跳的应用来说是足够的短。
  表2 在低延迟实现中的延时变化
 

  使用FPGA的另外一些优点
  许多年来FPGA是无线工业获得成功的一部分。从简单的粘合逻辑功能到更复杂的功能,例如在如今RRH设计中所需要的数字上变频、数字下变频、峰值因子衰减和数字预失真,充分利用了FPGA的灵活性和产品快速上市的优点。支持CPRI互联的特性,诸如嵌入式DSP块、嵌入式存储器和高速串行I/O (SERDES)的特性已与无线设备供应商的新需求完美地吻合。现在基站设计者可以在低成本、低功耗可编程平台上,如用Lattice ECP3 FPGA集成系统级的功能。
  总结
  远程基站拓扑结构为系统供应商提供了许多优点,FPGA对实现这些需要是理想的方法。因此,使用可编程、低功耗、低成本中档FPGA解决方案是下一代BTS开发的最好的方法。

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关键词:FPGA

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